用译码器138实现构成一位二进制全减器。。

A,B,CI输入译码器的三个输入端

真值表如下

A B C F

0 0 0 0

0 0 1 1X

0 1 0 1X

0 1 1 0X

1 0 0 1

1 0 1 0

1 1 0 0

1 1 1 1X

解释下真值表：输出F是0的话加个非门，然后把八个输出来一个大或门，或出来的就是D

带X的几个，输入端用与门与起来，注意在输入端，意思你懂不，就是0加非门然后1直接与，三个输入与起来，一共有4组，把这四组或起来，就是你的Co。有问题请追问

我设置控制端，实现全加器或者钱讲借，设置控制端可以根据它相关的使用设置功能键来设置的。

该实例显示了一个全加器由两个异或门、三个与门、一个或门构成 (或者可以理解为两个半加器与一个或门的组合)。S1、T1、T2、T3则是门与门之间的连线。

代码显示了用纯结构的建模方式，其中xor 、and、or 是Verilog HDL 内置的门器件。以 xor x1 (S1, A, B) 该例化语句为例：xor 表明调用一个内置的异或门。

器件名称xor ，代码实例化名x1（类似原理图输入方式）。括号内的S1，A，B 表明该器件管脚的实际连接线（信号）的名称，其中 A、B是输入，S1是输出。