维持阻塞D触发器与边沿D触发器的区别

1、触发条件不同：

同步D触发器逻辑功能表明：只要向同步触发器送入一个CP，即可将输入数据D存入触发器。而边沿D触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁，三步都是在正跳沿后完成，所以有边沿触发器之称。

2、功能不同：

同步D触发器：CP过后，触发器将存储该数据，直到下一个CP到来时为止，故可锁存数据。这种触发器同样要求CP=1时，D保持不变。

边沿D触发器是当CP由0变1时触发器翻转。由基本RS触发器的逻辑功能可知，Q=D。该触发器与主从触发器相比，同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。

工作原理

SD和RD接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=1且RD=0时(SD的非为0，RD的非为1，即在两个控制端口分别从外部输入的电平值，原因是低电平有效)，不论输入端D为何种状态，都会使Q=0，Q非=1，即触发器置0；

当SD=0且RD=1(SD的非为1，RD的非为0）时，Q=1，Q非=0，触发器置1，SD和RD通常又称为直接置1和置0端。设它们均已加入了高电平，不影响电路的工作。

-D触发器

HDL 阻塞与非阻塞语句

一、特点不同

1、阻塞赋值：顺序安排不好时会出现竞争。

2、非阻塞赋值：允许其他的Verilog语句同时操作。

二、表示不同

1、阻塞赋值：在Verilog HDL的概念中阻塞赋值操作符用等号(即=)表示。

2、非阻塞赋值：非阻塞赋值操作符用小于等于号(即<=)表示。

三、操作情况不同

1、阻塞赋值：在赋值时先计算等号右手部分的值，这时赋值语句不允许任何别的Verilog语句的干扰，直到现行的赋值完成时刻，才允许别的赋值语句的执行。

2、非阻塞赋值：由时钟节拍决定，在时钟上升到来时，执行赋值语句右边，然后将begin-end之间的所有赋值语句同时赋值到赋值语句的左边。非阻塞赋值允许其他的Verilog语句同时进行操作。

数字电路请用维持阻塞D触发器设计一个二位二进制加法计数器，写出方程、功能表、状态图 和逻辑图。

VHDL语言里没有阻塞与非阻塞之分。相比Verilog，VHDL更适合行为级建模。

Verilog HDL中，有两种过程赋值方式，即阻塞赋值（blocking）和非阻塞赋值（nonblocking）。阻塞赋值执行时，RHS（right hand statement）估值与更新LHS（left hand statement）值一次执行完成，计算完毕，立即更新。在执行时阻塞同块中的其他语句的执行。阻塞式（blocking）的操作符为 “ = ”。它的执行很像传统程序设计语言。非阻塞赋值RHS估值与更新LHS值分两步执行。在单位仿真周期开始时RHS估值，在同一单位仿真周期末更新LHS值，不阻塞同块中其他语句的执行。非阻塞式（non-blocking）的操作符为 “ <= ”，它的执行更像并行电路，使描述电路更自然。阻塞赋值与非阻塞赋值是Verilog HDL程序设计的难点，它们既有共同点，也有差异，深入剖析其异同，对于硬件程序的开发具有重大意义。

设计原则：

Ÿ 原则1：时序电路建模时，用非阻塞赋值。

Ÿ 原则2：锁存器电路建模时，用非阻塞赋值。

Ÿ 原则3：用always块写组合逻辑时，采用阻塞赋值。

Ÿ 原则4：在同一个always块中同时建立时序和组合逻辑电路时，用非阻塞赋值。

Ÿ 原则5：在同一个always块中不要同时使用非阻塞赋值和阻塞赋值。

Ÿ 原则6：不要在多个always块中为同一个变量赋值。

Ÿ 原则7：用$strobe系统任务来显示用非阻塞赋值的变量值

Ÿ 原则8：在赋值时不要使用 #0 延迟

verilog 关于阻塞与非阻塞赋值同时使用时的问题

最佳答案 该设计主要思路为时钟分频和逻辑运算。也可以理解为计数器设计和进位提取。需要建立对D触发器的工作方式和各种逻辑门电路的工作方式的正确认识和使用1、观察该

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同步RS,主从型,边沿型和维持阻塞性触发器的动作特点分别是什么

其实时序逻辑中，信号有一定的保持时间。使用非阻塞赋值的时候，<=右边的信号变化，也不会马上对左边的信号造成影响，而是要等到一个周期之后。而组合逻辑中使用阻塞赋值，右边的信号变化，会立即对左边的信号造成影响。

阻塞赋值更像是顺序执行，而非阻塞赋值更符合并行执行。

比如always块中有：

y = a ;

y = y + b;

那么这两句和y = a + b;效果是一样的。就是说阻塞赋值中，a的值要赋值给y以后，才会执行下一条y+b, 而非阻塞赋值就不是这样，前一句和后一句同时执行，不会影响下一句。

PS:研究阻塞赋值和非阻塞赋值，有意义，可以多去搜搜文章。但这样研究代码，确实没意义。这段语句综合都过不了，一个always块中不允许同时出现阻塞赋值与非阻塞赋值

根据电路结构及触发器的时钟脉冲触发方式不同，触发方式分为维持阻塞型和主从型。其中维持阻塞型触发方式又称为边沿型触发方式，对时钟的边沿要求较高。因触发器的状态的转换发生在时钟脉冲的上升沿或者下降沿，故触发器的输出状态仅与转换时的存入数据有关。而主从型的触发方式对时钟边沿要求不及阻塞型。因触发器的状态转换分为两个阶段，在CP=1的期间内完成数据存入，在CP从1变为0时完成状态的转换。