用D触发器设计一个四位移位寄存器？

一、寄存器

寄存器是存放数码的逻辑部件，它必须具备接收和寄存数码的功能。采用任何一种类型的触发器均可构成寄存器。每一个触发器存放一位二进制数或一个逻辑变量，由n个触发器构成的寄存器可存放n位二进制数或n个逻辑变量的值。

图7.4.1所示为74175四D触发器的逻辑图。当接收命令 (即时钟脉冲CP)到来时，数码便送到寄存器保存起来。由于寄存器中触发器的状态改变是与时钟脉冲CP同步的，故称同步送数方式。

图7.4.174175四D触发器

利用触发器的D和D也可以实现送数，达到寄存数码的目的，其连接方式如图7.4.2所示。这种工作方式称为异步送数，寄存器状态改变的时刻与时钟脉冲CP无关。

图7.4.2寄存器

图7.4.1和图7.4.2中数码的各位是并行送入寄存器的；寄存器寄存的数码也是并行地将数码的各位一齐输出，称为并行输入，并行输出。

二、移位寄存器

移位寄存器是实现移位和寄存功能的逻辑部件。

1.左移的移位寄存器

图7.4.3(a)所示为由4级D触发器构成的4位左移的移位寄存器，第一级触发器的D接输入信号vI，其余各触发器的D与其前一级触发器的Q输出相连，并将各触发器的CP连在一起输入移存脉冲，由图7.4.3(a)可见：

图7.4.3左移的移位寄存器

在移存脉冲作用下，输入信息的现在数码存入到第一级触发器，第一级触发器的状态存入到第二级触发器，依次类推，第i-1级触发器的状态存入到第i级触发器。实现了数码在移存脉冲作用下，向左逐位移存。图7.4.3(b)所示为输入信号vI=1101串行送入时Q1，Q2，Q3，Q4的波形 (设各触发器初态为0)。由波形可看到，输入信号每经过一级触发器，移动了一个移存脉冲周期，但波形的形状保持不变。

同理，读者可自行画出右移的移位寄存器的逻辑电路图及工作波形图。

上述移位寄存器工作在串行输入、串行输出，输入信号经过n级移位寄存后才到达输出端输出，因此输出信号比输入信号延迟了n个移存脉冲周期，这样就起到节拍延迟的作用，延迟时间为

其中，TCP为移存脉冲周期，n为移位寄存器位数。反之，在要求延迟时间td时，确定了移存脉冲周期TCP后，可以求出需要的移位寄存器电路的位数n。

2.双向移位寄存器

在计算机中常使用的移位寄存器需要同时具有左移和右移的功能，即所谓双向移位寄存器。它是在一般移位寄存器的基础上加上左、右移存控制信号M，如图7.4.4所示。

图7.4.4双向移位寄存器

由图7.4.4可写出各级D触发器的特征方程为

其中，A为右移串行输入数码，B为左移串行输入数码。当M=1时

,

因此在移存脉冲CP↑作用下，实现右移移位寄存功能。

当M=0时

,

因此在移存脉冲CP↑作用下，实现左移移位寄存功能。

用JK触发器作为存储原件，设计一个模8加1计数器。求逻辑电路图。

A9?A8?A7?A6?A5?A4?A3?A2?A1?A0

1?1?0?1?0?0?1?0?0?0

0?1

1?0

1?1

四个地址分别是：

348H

34AH

34CH

34EH

逻辑电路图：

预置输入先置0，取Q(N)的输出做置数信号，在(N+1)的时钟前沿Q输出同步归零，这是完全同步计数，是同步计数器的正确用法。比较两种方法可知，设计N进制计数器时，清零法的反馈信号是（N+1），控制端是置零CR' ；置数法的反馈信号是 N ，控制端是置数LD' 。

扩展资料：

逻辑电路这种电路，一般有若干个输入端和一个 或几个输出端，当输入信号之间满足某一特定逻辑关系时，电路就开通，有输 出;否则，电路就关闭，无输出。所以，这种电路又叫逻辑门电路，简称门电路。

主要包括内容有数字电子技术（几种逻辑电路）、门电路基础（半导体特性，分立元件、TTL集成电路CMOS集成门电路）、组合逻辑电路（加法器、编码器、译码器等集成逻辑功能）时序逻辑电路（计数器、寄存器）以及数模和模数转换。

参考资料来源；百度百科-逻辑电路