为什么说可以用verilog构成复杂的电路结构

这主要是相对以前用原理图做电路时候来说的吧，那时候要加个ram，要做个加法，做个选择器，全部都要手动添加元器件，所以电路一般不会做的太复杂，否则自己都不晓得是否能work的。

现在用verilog或者VHDL语言来描述电路，可以相对写的要多复杂有多复杂，只要硬件电路能实现，复杂已不是主要问题了。