数字频率计

1）测周法：使用“测周法”测量输入信号的频率，在数字电路中可以利用被测信号的边沿来向电路内部提供一个闸门时间，在闸门时间内对系统内部提供的标准高频时钟信号的边沿进行计数。若被测信号的频率为 ，标准高频时钟信号的频率为 ，测量所得计数值为 ，则可以根据公式(1)得到被测信号频率。

时序图如图111所示：

2）计数法：使用“计数法”测量输入信号的频率，即通过系统内部给一个固定闸门时间，在闸门时间内用计数器对被测信号的边沿进行计数。若被测信号的频率为 ，内部闸门时间为T，测量所得计数值为 ，则可以根据公式(2)得到被测信号频率。

时序图如图112所示：

因为在数字电路中使用中小规模逻辑器件构建多位除法器电路十分困难，故选择计数法来测量被测信号的频率。通过设置内部闸门时间T为1s，计数器在闸门时间内的计数值 即为被测信号的频率值。

根据设计要求，数字频率计最高需测量100kHz的TTL电平信号，故数字频率计系统通过逻辑控制电路给计数器芯片提供1s闸门时间的计数信号，在1s计数完成之后锁存计数器所得到的计数值，并且通过译码器译码完成后通过数码管显示出来。锁存完成之后再向计数器提供清零信号，然后计数器再开始下一次的测量，系统整体设计框图如图121所示。

时基电路是由555定时器构成的多谐振荡器，电路原理图如图211所示。在接通电源之后，若此时555定时器的放电三极管T未导通，则电容C1通过电阻R1、R2进行充电，此时电路输出高电平。当电容C1上的电压达到 时，电路输出高电平，同时放电三极管T导通，电容C1通过电阻R2放电，电路输出低电平。当电容C1上电压下降至 时，电路输出翻转为高电平，同时放电三极管T截止，电路周而复始的工作，产生时基信号。

时基信号的高电平时间由电容充电时间决定，其计算公式如下：

时基信号的低电平时间由电容充电时间决定，其计算公式如下：

使用模拟示波器测量时基电路输出的时基信号，示波器测量结果如图212所示。根据示波器测量结果，时基信号的高电平时间约为1s，低电平时间约为120ms，时基信号满足设计要求。

根据设计要求，需测量100kHz的信号，使用计数法计数时，计数模块最低需在1s内可以计100k个边沿脉冲。且因为显示模块为数码管，为了让数码管方便显示，故每一个计数器芯片都应设计为模十计数器，同时为6个模十计数器级联才能符合设计要求。但是当计数模块为6个计数器级联时，若采用同步计数器，则可能会使得计数脉冲的负载加重，故选择采用异步十进制计数器芯片74LS90，其芯片的功能表如表221所示。

根据芯片功能表，当R9(1)、R9(2)保持低电平时，可以通过控制R0(1)、R0(2)两个引脚的电平高低来控制计数器工作状态。故通过逻辑控制电路向计数模块输入计数/清零信号，当该信号为高电平时，计数器计数。当该信号为低电平时，计数器清零。为了实现计数器之间的级联，将低位计数器的Q4输出端接至高位计数器的CKA输入端。当低位计数器的计数状态Q0Q1Q2Q3从1001变为0000即计数值从9变为0时，Q4会产生一个下降沿信号输入到高位计数器的CKA端，实现了低位计数器向高位计数器的进位功能。计数模块电路图如图222所示。

给电路加上计数/清零信号和被测信号后，使用逻辑分析仪去测量其中一个计数器芯片的输出，其输出结果如图223所示，其中A0-A3分别对应着计数器芯片的四个输出端Q0-Q3，A4为计数/清零信号。根据测量结果，计数器能够在计数信号有效时正常计数，在清零信号有效时保持清零状态。

根据设计方案，译码显示模块需完成对计数器的计数结果进行锁存、译码并且通过数码管显示出来。为了减少芯片数量，故选择自带锁存功能的译码器芯片CD4511，CD4511的功能表如表231所示。

根据CD4511功能表，数码管应选择共阴极数码管。逻辑控制电路给译码显示模块输入锁存译码信号，即CD4511芯片的 和 始终保持着接高电平，给芯片的LE端输入译码显示信号。当译码显示信号为高电平时，译码显示模块锁存在上一个LE=0时的状态，显示在高电平来临之前的状态，当译码显示信号为低电平时，译码显示模块就会实时刷新显示状态。译码显示模块电路图如图232所示。

闸门电路需根据闸门信号来控制被测信号是否能够输入到计数模块。当闸门信号为高电平时，被测信号能够正常地通过闸门电路输入到计数模块，而当闸门信号为低电平时，被测信号被闸门阻碍，无法通过闸门电路。

根据闸门电路的设计要求，可以采用二输入与非门来实现闸门信号对被测信号是否输入到计数模块的控制。如表241为四2输入与非门74LS00的功能表。若闸门信号输入到与非门的A端，被测信号输入到与非门的B端，根据其功能表可知，当闸门信号为高电平时，闸门电路的输出信号与被测信号反相，当闸门信号为低电平时，闸门电路的输出信号一直保持高电平，阻碍被测信号输入计数模块。闸门电路的电路图如图242所示。

向闸门电路输入闸门信号和被测信号，使用模拟示波器观察输出信号与两个输入信号的波形图，如图243所示。

如图所示，第一个信号为闸门电路输出信号，第二个为被测信号，第三个为闸门信号。当闸门信号为高电平时，被测信号能够正常地通过闸门电路输出到计数模块，当闸门电路为低电平时，闸门电路输出保持为高电平，导致被测信号无法传输到计数模块，满足设计要求。

根据设计方案，逻辑电路需要根据输入的时基信号，通过逻辑电路来产生控制计数模块的清零信号和控制译码显示模块的锁存信号，以此来实现数字频率计的自动测量和刷新功能。

译码显示模块需要通过逻辑控制电路产生一个译码信号来实现对译码显示模块的锁存数据和刷新数据的功能。译码信号是在计数模块测量完成之后，在清零信号有效之前进行锁存当前测量结果的数据，根据CD4511的功能表， 锁存信号是高电平有效，即在高电平时译码器对高电平来临之前的输入信号进行锁存并保持，在低电平时锁存失效，即根据输入信号的变化实时刷新输出信号。在逻辑控制电路内，为了让其基于时基信号产生锁存信号，采用了555构成的不可重复触发的单稳态触发器。

单稳态触发器的特点是电路有一个稳定状态和一个暂稳状态。在触发信号作用下，电路将由稳态翻转到暂稳态，但是暂稳态是一个不能长久保持的状态，由于电路中RC延时环节的作用，经过一段时间后，电路会自动返回到稳态，并在输出端获得一个脉冲宽度为 的矩形波。在单稳态触发器中，输出的脉冲宽度 ，就是暂稳态的维持时间，其长短取决于电路中电阻R和电容C的参数值。

由555构成的单稳态触发器电路及工作波形如图252所示。图中R，C为外接定时元件，输人的触发信号 接在555的低电平触发端（2脚）。稳态时，输出 为低电平，即无触发器信号（ 为高电平）时，电路处于稳定状态且输出低电平。在 的负脉冲作用下，低电平触发端得到低于 ，输出 为高电平，放电三级管T截止，电路进入了暂稳态，定时开始。在暂稳态期间，电源→R→C→地，实现对电容的充电，充电时间常数T＝RC， 按指数规律上升。当电容两端电压 上升到 后，6端为高电平，输出 变为低电平，放电三极管T导通，定时电容C充电结束，即暂稳态结束。电路恢复到稳态 为低电 平的状态。当第二个触发脉冲到来时，又重复上述过程。

根据上述555单稳态触发器电路原理， 从零电平上升到 的时间就是输出电压 的脉宽 ，其计算公式如公式5所示。

逻辑控制电路的原理图如图253所示，实现对输入的时基信号进行变换，转化为清零信号和锁存信号。

向逻辑控制电路输入时基信号，使用示波器测量其输入信号和输出的清零信号及锁存信号的波形图，如图254所示。锁存信号在时基信号的下降沿触发，一直持续到时基信号下一次下降沿之前才转化为低电平，清零信号与时基信号相比较发现清零信号在产生于时 基信号的上升沿，且比较短暂，仿真结果满足设计方案。

方波发生器的电路是以555多谐振荡器为模板，通过控制555多谐振荡器的电阻大小和电容大小来改变输出的矩形波的频率。具体的555多谐振荡器电路原理参见节221。根据设计要求，矩形波发生器的电路原理图如图261所示。

使用频率计测量矩形波发生器的输出频率，其最大频率与最小频率如图262所示。

在设计逻辑控制电路时，原本采取的设计方案是用单稳态触发器通过对时基信号的触发产生一个很窄的高电平脉冲信号作为清零信号，再对清零信号通过一个单稳态触发器产生一个很窄的低电平脉冲信号作为锁存信号。这个设计方案是基于所使用单稳态触发器为脉冲触发时，才可能使得单稳态触发器的暂稳态时间低于触发信号的脉冲宽度。但是所使用的单稳态触发电路是由555定时器芯片为核心搭建的，而根据555定时器芯片的功能表，如表311所示，555定时器搭建的单稳态触发电路为电平触发的单稳态电路，故修改设计方案，具体方案参考节251。

在制作频率计时，考虑到电路较为复杂，如果在洞洞板上搭建电路则在电路连接上会受限制，会使用大量的跳线或者杜邦线去连接电路，电路的稳定性和可靠性比较低。故采用设计PCB制作电路板的方式去实现电路。

但是在设计PCB时由于经验不足，在布线时将两个不同网络的线路和焊盘放的过近，导致所制作出来的电路板在有的地方发生了短路的现象，花费了大量的时间去排查和解决短路问题。在放置数码管与CD4511之间的限流电阻时，由于疏忽导致电阻的阻值不等，使得数码管亮度不均匀。

通过本次数字频率计课程设计，加强了我在数字电路方面的认识。在设计频率计的电路时，通过查找资料加深了对时序电路和逻辑电路的了解，同时也学会了如何去通过查阅芯片的数据手册来分析它的功能和建立时间、保持时间等一些参数，以此来选取符合设计功能的芯片。在电路的时序逻辑设计上，通过本次设计让我体会到了数字电路中的时序对于整个系统是否正常能够工作起着决定性作用。在时基电路和逻辑控制电路的设计中所运用的555定时器芯片搭建的不同功能的电路，让我对与单稳态电路和无稳态电路有直接的体会。在仿真电路，学会了使用Protues这一款电子电路仿真软件，并且通过虚拟示波器和逻辑分析仪去观察和分析电路的时序逻辑。

在制作实物时，使用了EDA电路设计软件来设计PCB和制作电路板来完成实物制作，在制作的过程中逐渐熟悉了软件的时候和画PCB的技巧。同时也发现了并非电路仿真成功电路就一定不存在问题。由于在实际电路中，各类元件的参数上的误差和焊接上的缺陷对电路都会造成影响。而且在制作电路时一定要认真检查，如果一处出现失误，会导致整个电路失去作用甚至烧坏电路。所以在制作实物时要足够的细心去排查电路故障产生的原因并且去修正它。

在短短几天的课程设计中，不仅加深了我对数字电路基础知识的掌握程度，而且还让我经历了一个电路从无到有的设计和制作过程，加深了对专业知识的理解，让我对专业知识的学习有了更大的兴趣和动力。

频率测量技术的发展是什么？该有频率计的工作原理？

使用二极管限幅，再使用放大电路放大，最后整形成脉冲波形，整形放大电路在网上一般可以找到，再有就去图书馆找一下书http://wwwavrwcom/article/art_106_1491htm

怎么用一台数字频率计设计一个交流电压信号的数字式测量电路，需要原理框图，最好能有介绍，希望各位大神

频率计又称为频率计数器，是一种专门对被测信号频率进行测量的电子测量仪器。频率计主要由四个部分构成：时基（T）电路、输入电路、计数显示电路以及控制电路。

测量方法：测量频率的方法有很多，按照其工作原理分为无源测频法、比较法、示波器法和计数法等。计数法在实质上属于比较法，其中最常用的方法是电子计数器法。电子计数器是一种最常见、最基本的数字化测量仪器。

基本原理：

频率计最基本的工作原理为：当被测信号在特定时间段T内的周期个数为N时，则被测信号的频率f=N/T（如右图所示）。

在一个测量周期过程中，被测周期信号在输入电路中经过放大、、微分操作之后形成特定周期的窄脉冲，送到主门的一个输入端。主门的另外一个输入端为时基电路产生电路产生的闸门脉冲。在闸门脉冲开启主门的期间，特定周期的窄脉冲才能通过主门，从而进入计数器进行计数，计数器的显示电路则用来显示被测信号的频率值，内部控制电路则用来完成各种测量功能之间的切换并实现测量设置。

应用范围：

在传统的电子测量仪器中，示波器在进行频率测量时测量精度较低，误差较大。频谱仪可以准确的测量频率并显示被测信号的频谱，但测量速度较慢，无法实时快速的跟踪捕捉到被测信号频率的变化。正是由于频率计能够快速准确的捕捉到被测信号频率的变化，因此，频率计拥有非常广泛的应用范围。

在传统的生产制造中，频率计被广泛的应用在产线的生产测试中。频率计能够快速的捕捉到晶体振荡器输出频率的变化，用户通过使用频率计能够迅速的发现有故障的晶振产品，确保产品质量。

在计量实验室中，频率计被用来对各种电子测量设备的本地振荡器进行校准。

在无线通讯测试中，频率计既可以被用来对无线通讯基站的主时钟进行校准，还可以被用来对无线电台的跳频信号和频率调制信号进行分析。

在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量显得更为重要。数字频率计是近代电子技术领域的重要测量工具之一，同时也是其他许多领域广泛应用的测量仪器。数字频率计是在规定的基准时间内把测量的脉冲数记录下来，换算成频率并以数字形式显示出来。数字频率计用于测量信号（方波，正弦波或其他周期信号）的频率，并用十进制数字显示，它具有精度高，测量速度快，读数直观，使用方便等优点。测量频率的方法有多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点。本次设计的数字频率计以555为核心，采用直接测频法测频，能够测量正弦波、三角波、锯齿波、矩形波等。根据显示的频率范围，用4片10进制的计数器构成1000进制对输入的被测脉冲进行计数；根据输入信号的幅值要求，所以要经过衰减与放大电路进行检查被测脉冲的幅值；由于被测的波形是各种不同的波，而后面的闸门或计数电路要求被测的信号必须是矩形波，所以还需要波形整形电路，通过这些整体要求，由显示部分，计数部分，逻辑控制部分，时基电路部分，构成简易的频率计的设计