module d_ff(clk,data_out,reset);
input clk,reset;
output data_out;
reg data_out;
reg data_in;
always @(posedge clk)
begin
if (!reset)
data_out=0;
else
begin
data_in=~data_out;
data_out=data_in;
end
end
//always @(posedge clk)
// data_in<=~data_out;
endmodulemodule d_ff_tb;
reg clk,reset;
wire data_out;
initial
begin
clk=1;
reset=0;
#40 reset=1;
end
always #10 clk=~clk;
// initial
//data_in=0;
//always #10 data_in=~data_in;
d_ff U1 (clk,data_out,reset);
endmodule
可以实现。
74ls164、74lsT164是高速硅门?CMOS?器件，与低功耗肖特基型?TTL?(LSTTL)器件的引脚兼容。74HC164、74HCT164是8位边沿触发式移位寄存器，串行输入数据，然后并行输出。
使用74LS161计数振荡器的输出，不用设置复位和置数功能，计数器的输出从低位到高位正好满足2分频、4分频、8分频、16分频，分别接发光二极管即可。
CLK脚接输入信号，Q非（即Q上有一横杠的脚）接D脚，Q或Q非作输出，这是二分频电路，像这样只用单级（一个D触发器）就是二分频，如果用两级就是四分频，用三级就是八分频。
扩展资料：
时钟(CP)每次由低变高时，数据右移一位，输入到Q0，Q0是两个数据输入端（DSA和DSB）的逻辑与，它将上升时钟沿之前保持一个建立时间的长度。
主复位(MR)输入端上的一个低电平将使其它所有输入端都无效，非同步地清除寄存器，强制所有的输出为低电平。
H=HIGH（高）电平
h=先于低-至-高时钟跃变一个建立时间(set-uptime)的HIGH（高）电平
L=LOW（低）电平
l=先于低-至-高时钟跃变一个建立时间(set-uptime)的LOW（低）电平
q=小写字母代表先于低-至-高时钟跃变一个建立时间的参考输入(referencedinput)的状态
↑=低-至-高时钟跃变
百度百科-74ls164
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